模拟转换器（ADC）SAR和∑（ADC）的主要优点之一是，它们易于与设计不仅简化系统设计人员任务的设计，而且还允许为不同应用程序的多代应用程序重新使用唯一的参考设计。在许多情况下，可以在各种应用中构建参考设计。精度测量系统硬件保持不变，但是软件实施可以适应各种系统的需求。本文的贡献局：这是可重复使用的美丽，但在现实生活中没有任何作用。在多个应用程序中使用单个配置的主要缺点是它放弃了自定义和优化，以实现DC应用程序，地震，音频和超级带宽的最佳绝对性能。快速重复使用过程和设计完成通常会牺牲精确的性能。可以忽略和忽略的主要方面之一是钟。本文解释了手表的重要性，并为高性能转换器的正确设计提供了指导。基本的ADC概念在观察现有文献时，您可以看到许多取决于抖动参数的ADC性能的解释。通常，这些标题包括“快速”一词，但这不是不合理的。为了研究抖动与信号 /噪声比（SNR）之间的关系，我们首先检查了SNR和抖动RMS值之间的关系。如果波动是系统中噪声的主要来源，则将这种关系简化如下：如果您具有不同的噪声源，则必须使用等式2来计算SNR。在简化EV的情况下，RMSRMS电压噪声是总估计的RMS，从各种源的RMS的总和。方程2可用于根据热噪声（E2V）和波动噪声获得SNR。 SNR波动波动的影响取决于输入频率（F in）。这意味着在较高的频率，SNR主要由抖动波动定义。图1显示了基于公式1和2的波动影响的理想和真实ADC曲线。图1中的曲线在高速ADC数据表中很常见，但通常从MHz范围开始。精确的ADC进一步证明了KHz范围的相同依赖性。您可以创建超过108dB的SNR（见图1），精度ADC可以做到这一点。这是AD7768-1出现的地方。图1。在不同级别的波动波动下，SNR与结尾之间的关系。查看图1中的曲线时，我们可以看到，当AD7768-1转换1kHz信号（LineGray）时，仅当σTRMS高于300P时，才会受到时钟抖动的影响。您可以调整变量以查看ENOB和FS特定的抖动要求。图2。在转换器的不同烯门下，最大相和鳍之间的关系。当前精确转换器的客观波动阻止了设计人员选择通用振荡器（例如555个计时器振荡器）或许多微控制器或基于FPGA的时钟发电机。只有玻璃（XAL）和阻塞相环（PLL）。新的MEMS振荡器技术也足以使用。我们可以在公式1和2中观察重要点。在这种情况下，抖动对采样频率没有明显的依赖。这意味着很难通过过度的技术（平面或噪声形成）来减少抖动的影响。像Sisthigh Precision Emas一样，超过了，但对抵抗波动噪声的影响很小。采样频率比在公式4中显示，其中l（f）是单个边的频带密度函数（SSB）f min，最大是与特定测量值相关的频率范围。总的来说，添加F S对改善抖动波动的影响很小。从理论上讲，ADC超越速率减少了宽带波动的影响。 3在噪声和热的方面l噪声量化，噪声配置是抑制目标频带中噪声的非常有效的方法。如公式7所示，增加过度速度可以比噪声相抑制更快地抵抗量化噪声（方程5）。这使波动在噪声形成的过度安装结构中更加明显。使用Nyquist转换器，这可能不会那么严重。图3是使用ΔAdc和新σ-季度的σ-这种现象的一个示例。图3。超越的量化噪声将噪声降低到相位波动引起的噪声极限以下。点A表明，在第四阶∑-ΔAdc中，时钟抖动必须小于30 ps。 B点表明，使用先前技术的200 kHz转换使用二次塑造器。 δ：使用M-样本速度M与抖动量之间的关系的级别级别的量化速度M与抖动量之间的关系：方程7显示了二次n的形成oise（n = 2）。专注于M，M，因为五代转换器的功率显示出几种一般关系特征。主噪声斩波器将抖动掩盖了很长时间，将3个关系推向了〜1/m 3，第四∑δ获得了〜1/m 9的这些关系。抖动减少到1/m。这通常是基于以下假设：存在强宽带频率成分而不是1/（f n）比率。公式2表明，分子和分母中都有幅度，这表明无法在幅度和SNR值之间取得良好的平衡。除了波动外，由于衰减的迹象，热噪声开始限制动态范围，从而导致SNR恶化。因此，如果通过新的Precision ADC实现了足够低的噪声，则发现精度ADC几乎在几乎所有应用中都受到波动限制（直流/地震应用除外）。在previo中美国介绍，我们确定了信号，总电压噪声和RMS观察抖动之间的关系。 SNR将这三个与非常简单的方程式2相关联。SNR是CI DesignScomparative rcuits的良好参考点，但在现实世界应用中可能不可行。对于许多应用程序，专门针对SNR的设计并不理想。因此，设计目标是非FALSE动态范围（SFDR）。新的精密系统可以实现140dB甚至150dB SFDR。可以看到由时钟源引起的信号失真过程都可以混合。 FM调制理论可用于分析频域。 Aurier转换光谱（FFT）的快速结果是时钟源谱和输入信号频谱的混合物的乘积。输入相位噪声，以查看ADC如何受到此影响。相位波动和相位噪声描述了相同的现象，但根据应用建议使用。等式3显示了如何转换noi阶段SE分为阶段。在整合过程中，频谱的细微差别丢失了。相位噪声密度的图通常是在时钟原点和PLL规范的设备中提供的。对于较低的频率源，图4中所示的曲线较不常见，并且用于当前的上点转换器，但报告了抖动的总值（RMS或峰值）。图4。100MHz时钟发生器的相位噪声密度图/33.33MHz AD9573。切割方案迫使电阻和晶体管的元素在DC附近表现出相当平坦的噪声特征。没有等效的时钟切割电路。通过转换高振幅AIN信号，所得的FFT变为FM调制频谱，AIN充当了与信号相对应的时钟的载体和侧面。请记住，FFT中的频带中的相位噪声不受限制，并且噪声显示为频段内部的多个镜像别名段（见图5）。图5。相差异载体确定t他在主乐队周围振幅FFT乐队。精度ADC通常取决于相位噪声的自然衰减特性，而无需提供时钟抗质量过滤器。可以通过将过滤添加到时钟源来减少波动。例如，可以在手表路线上使用调谐变压器来显示理想的频率响应。确定积分频率的上限并不容易（方程3）。 Precision ADC表不提供有关此技巧的许多提示。在这些情况下，工程假设是在CMOS输入下进行的。精确ADC的一个更常见的问题接近频率的F，其中1/（f n）降解SFDR特性的阶段的噪声。信号上的一个大元素充当阻滞剂，并且更常用于无线电受体中，并在此处适用。捕获时间非常留下的时间，以记录.g。中的高精度光谱，时钟相位噪声的光谱密度的性质极大地影响了时间。 SNR和FFT图形可以通过减少捕获时间（宽频段）来改善s。对于特定的FFT捕获，RMS抖动呢？乐队。从图5来看，这清晰可见。该技术可以显着改善FFT和SNR曲线，但是观察阻滞剂附近的信号无助。 FM调制方程的重要一般描述和简化的是边缘的高度与：延长单个FFT的集成时间是一个挑战，并且应捕获最突出的相位噪声中最突出的部分。为了改善这一点，我们应该考虑结合替代方法以捕获更长的时间。图6。相位噪声是基础带的别名。出于实际原因，必须在单个补偿频率点F bin/2中比较SSB Curvesthey。获得干净的操作员频谱和SFDR。如果您想比较来源以实现更好的SNR，则必须整合F bin/2的等式3到3倍FS（又称抖动）。调制器∑-δ对时钟的敏感性。无论建筑和技术如何，上述均应用于ADC。特定技术提出的挑战如下所述。 Sigma-ΔAdc是抖动单位最杰出的例子之一。谨慎时间和连续时间调节器之间的差异在波动抗性方面显着不同。连续离散时间σ-ΔADC不仅受到与采样有关的抖动波动的影响，而且反馈回路也会受到抖动的猛烈打扰。 DAC元素的线性谨慎和连续的线性是实现高性能的关键。通过与OPAMP并行连接DAC的重要性可以在视觉上理解。当设计具有相当于2的增益的电压放大器时，电路设计人员通常会考虑使用操作放大器和两个首先电阻。如果不是极端的外部环境，则图7A中显示的电路满足要求。在大多数情况下，电路设计师可能会获得更好的性能。无需满足国会议员。设计师必须选择正确的电阻，并具有足够的精度以获得正确的增益。为了降低噪音，阻力必须很小。热系数应考虑热系数的巧合。图7。OPAMP和∑-ΔADC的比较。请注意，这些单元均未由AMP OP确定。在这样的orcircuit同行中，OP放大效应并不重要。是的，输入电流或电容载荷可能会产生很大的影响。如果带宽不受限制，则必须验证挥杆功能，因为可以考虑噪声效应。但是，只有在不影响性能的情况下选择正确的阻力时才能解决这些问题。在σ-ΔAC中，反馈比两个电阻更为复杂。这些电路使用DAC代替电阻来执行相应的功能。这当电路的其余部分获得类似于AMP OP电路时，DAC实践的缺点是一个缺点。 ADC使用洗牌或校准。这提供了一种处理DAC组件中差异的方法。这些混搭或校准以较高的频率发送错误，但可以使用更多的时间事件，并增加与波动波动相关的性能的降解。最终，这会导致噪声波动的波动引起的污染，从而降低了噪声类型的有效性。这是因为调制器可以使用不同的方案和混合物，例如零和平均零。对这些方案进行分析和数值模拟的详细研究超出了本文的范围。本文中的阶段将以图表的形式简化。由于依赖ADC循环波动波动的问题，一些新设计为频率乘数提供了适当的相位噪声AMOUNt在芯片中。这节省了系统的大部分设计师工作，但请记住，频率乘数仍然取决于外部时钟和低噪声供应。这些系统应考虑观察PLL文献并了解对观众阶段噪声的潜在威胁。图8显示了抖动的不同DAC的抗抖动性能，这表明谨慎的时间DAC是最小影响的。图8。谨慎时间的DAC在某种程度上有抵抗力的波动，但是在连续的DAC中，狭窄的脉冲对波动波动的性能产生了显着影响。最新的连续时间σ-δ包括板上。仔细地以与被动组件相同的方式调整时间，并且不提供各种手表速度。某些人工方法可用于使用采样率转换方法扩展ADC转换率的选择。转换采样率在具有广告的同时增加了能耗数字电路的范围，但是这些成本使它值得替代高度调谐的模拟电路。 ADI公司中的MuchADC提供采样频率转换选项。开关冷凝器过滤器的架构可能会影响性能的另一个特定区域是切换电容器的过滤。设计精度ADC时，必须排除或减弱所有干扰标志。 ADC可以提供指定的模拟和数字过滤。 ADC数字过滤具有强大的反射液功能，并且时钟的所有形式的模拟过滤都会受到波动的影响。当精密转换器使用更复杂的前开关时，这一点尤其重要。切换电容器过滤器具有其理论优势，但我们只能参考以后的研究和分析的摘要。转换器的常见解决方案是相关的双采样（CD）。参考图9，我们可以理解质量性能如何抑制CD的OF在不同质量手表之间有所不同。该图显示了停止频段附近的信号。开关冷凝器滤波器在X轴上以1个为中心。图形中心不会被数字过滤抑制，并且基于模拟切换电容器过滤器。需要高质量的时钟来维持良好的抑制水平。即使测量了CC信号，抖动的波动也会通过对齐干扰信号来影响噪声性能。必须通过硅晶片中的开关冷凝器过滤器过滤到这一点。数据表可能无法明确指示是否存在开关冷凝器过滤器。图9。开关电容器和时钟质量数比的过滤。实际指南，问题问题和一般猜想目前，让我们看一下时钟可能会引起问题和技术的情况，这些情况将有助于您实现最大程度地减少波动波动的系统。时钟签名的反射l高质量手表的来源的速度很快增加，并增加了时间。优势在于，它减少了转换过程中波动的噪音。不幸的是，突然边缘的优势表明了正确的路由和终止的严格要求。如果时钟线未正确离开，则该线会受到添加到原始时钟信号中的反射波的影响。这个过程非常具有破坏性，相关的波动波动水平很容易占据数百个picosegondos。在极端情况下，手表接收器可以看到可能导致锁定电路的其他边缘。图10。较差，更好，更好的电路设计（以降序为单位）。可以考虑的非理性形式之一是使用RC滤波器延迟边缘。消除高频组件。甚至可以将正弦波用作时钟的来源，同时等待具有50Ω的迹线和终止的新PCB。转换是相对的慢速和工作周期可能会因数字输入磁滞而扭曲，从而减少了抖动的波动的反射成分。在将边缘转发到采样开关之前，可以通过几个缓冲区和/或级别更换杠杆内部来实现电源的数字噪声时钟。如果ADC具有模拟动力引脚，则使用的级别更换杆将是抖动源。通常，芯片的模拟边缘具有高电压设备，这增加了振荡时间，从而增加了抖动波动的灵敏度。可以使用一些精心设计的设备来注册板上的循环咳嗽。分离许多模拟力量。图11。采样时间受DVDD，AVDD和噪声干扰冷凝器的影响，该冷凝器由Agnd和DGND之间的不同功率域引入。通过解耦电路降低或放大，找到由电源噪声引起的正确产品拔出器。一些Sigma-Delta调节器执行了很多模拟电路和数字电路中的数字活动。这可能导致与数据和数字数据干扰相关的马刺非特征。高频负载转移应限于设备附近的短循环。为了容纳最短的接线，良好的设计使用芯片细长侧的中央销。这些限制并不是放大器和低频芯片的常见问题。如图12的左侧所示，可以将V DD和V s引脚安装在电视器上。PCB设计必须充分利用这些特性，并在销钉附近建立高质量的电容器。图12。线性电路（左）和时钟电路（右）的电源方案。图13。解耦冷凝器减少了抖动（左）误差和正确的位置（右）。因为时间除差和时钟信号绝缘子的最快时钟波动的波动较小，从而使功率限制可以改善外部频部的使用或内部提供所需的采样时钟。使用绝缘体设计系统时，请验证脉冲的宽度。如果工作周期较低，则偏见会干扰模拟性能，在极端情况下，可以阻止IC的数字端。精确的ADC可能不需要光纤时钟，但是EL使用较高的频率将为您提供最终的收益。在图14中，AD9573美国2.5GHz在内部提供了所有33MHz和100MHz，出于相同的原因。如果在ADC之间不需要准确的同步，则玻璃振荡器电路可以具有独特的数字性能和非常强大的波动。对于精确的ADC，玻璃放大器在100 kHz的入口中比22位更好。这种行动是因为XAL振荡器很难克服可预测的未来使用。图14。AD9573的详细功能框图。其他信号源的射击与外部线的时钟干扰有关波动的来源与时钟干扰的另一个来源有关。如果时钟源错误地接近可以耦合的信号，则会对性能产生重大影响。如果干涉源与ADC操作无关并且是随机的，则相预算会大大增加。如果感染，如果您的时钟被与ADC相关的数字信号污染，将观察到错误的现象。对于ADC，CLK和SPI线可以是独立的手表，但这会导致等式9中定义的频率问题，并且可以返回到第一个Nyquista区域。建议使用SPI和MCLK源被阻止。尽管采取了这些预防措施，SPI和MCLK仍可以与特定时钟的脉冲工作周期相关联。例如，如果ADC提取128和SPI仅读取24位，则存在与某些测量值1/（24T）和1/（104T）相关的BEAT频率的风险。因此，必须将MCLK拒之门外OM数据线和SPI被阻塞。图15中的接口和其他手表用不同的时间循环标记，这很容易干扰SFDR或引起相位。如果MCLK中的SPI通信不经常阻塞，则可能发生马刺。教师设计技术是减轻此问题的最大保证。该频率作为AKA下降链路的干扰来源，但也用作节拍频率和交换产物。例如，如果SPI以16.01 MHz执行，并且MCLK以16 MHz执行，则街道必须发生至10 kHz。图15。混合失败和研究工作的异步通信和时钟要求。除了良好的设计外，减少不适的另一种方法是在相关频段之外移动。如果MCLK和SPI可以阻止频率，则可以避免许多干扰。即便如此，这取决于Spissin，但是存在一个不活跃的问题，可能会导致占领的土地和干扰。你可以使用对您有益的接口功能。 ADC接口函数可以启用状态字节或循环冗余验证（CRC）。这可以提供抑制蔬菜的绝佳方法，并为这些特征带来其他好处。不活动的手表有助于均匀地填充数据帧，甚至未使用的CRC字节。您可以选择忽略CRC，但可以通过CRC获得优势。当然，这也意味着数字电路需要额外的能量。图16。在开关模式下，MCLK路由离PSU太近。图17。具有XTAL放大器和迷宫的MCLK局部来源与SPI MCLK有关。图18。虚拟CRC或状态可用于改善帧并消除压力。 ADI结论已以高精度ADC释放AD7768-1，位移小于100μV，扁平频率响应高达100 kHz。 ADC已成功应用于超过140 dB的SFDR系统设计，Podewe可以看到抖动在音频频段外没有大规模的条目。包括芯片中的RC振荡器，该振荡器为纯化时钟源的干扰提供了参考点。这种内部RC不能提供低波动，但可以提供一种发现错误来源的歧视性方式。图19。具有精心设计的PCB和时钟电路的AD7768-1频谱。 ADC实现了内部开关冷凝器的过滤技术，并使用时钟隔板来降低抗静脉过滤器的压力。内部时钟除数可以保证稳定的性能，并允许使用绝缘体正常获得的位移时钟进行操作。功率位置是通过短暂的内部参与来限制ESR/ESL的外部影响的理想位置。在时钟入口垫中实现了抑制故障抑制。 Application董事会的性能扫描显示了30 PSRM抖动，可以满足各种应用程序的需求。它测量140+db sfdrsi是必需的Sary，AD7768-1有助于迅速获得测量，其能耗要比以前的传统能源导轨方法低得多。